TY  - BOOK
AU  - Sutherland,Stuart
TI  - RTL modeling with SystemVerilog for simulation and synthesis using SystemVerilog for ASIC and FPGA design
SN  - 9781546776345
AV  - TK7885.7 S88 2017
PY  - 2017///
CY  - Tualatin, OR
PB  - Sutherland HDL
KW  - Verilog (lenguaje de descripción de hardware de computadora)
KW  - Computadores electrónicos digitales
KW  - Diseños y construcción
KW  - lemb
KW  - Simulación por computadores
N1  - Incluye referencias bibliográficas e índice
ER  -