RTL modeling with SystemVerilog for simulation and synthesis using SystemVerilog for ASIC and FPGA design /
Sutherland, Stuart, 1953-
RTL modeling with SystemVerilog for simulation and synthesis using SystemVerilog for ASIC and FPGA design / RTL modeling with System Verilog for simulation and synthesis using SystemVerilog for ASIC and FPGA design Stuart Sutherland - Tualatin, OR : Sutherland HDL, 2017. - xxxi, 453 p. : gráficas ; 23 cm.
Incluye referencias bibliográficas e índice.
9781546776345 1546776346
Verilog (lenguaje de descripción de hardware de computadora).
Computadores electrónicos digitales--Diseños y construcción.
Simulación por computadores.
TK7885.7 / S88 2017
RTL modeling with SystemVerilog for simulation and synthesis using SystemVerilog for ASIC and FPGA design / RTL modeling with System Verilog for simulation and synthesis using SystemVerilog for ASIC and FPGA design Stuart Sutherland - Tualatin, OR : Sutherland HDL, 2017. - xxxi, 453 p. : gráficas ; 23 cm.
Incluye referencias bibliográficas e índice.
9781546776345 1546776346
Verilog (lenguaje de descripción de hardware de computadora).
Computadores electrónicos digitales--Diseños y construcción.
Simulación por computadores.
TK7885.7 / S88 2017
