RTL modeling with SystemVerilog for simulation and synthesis using SystemVerilog for ASIC and FPGA design / Stuart Sutherland
Tipo de material:
TextoDetalles de publicación: Tualatin, OR : Sutherland HDL, 2017Descripción: xxxi, 453 p. : gráficas ; 23 cmISBN: 9781546776345; 1546776346Otro título: RTL modeling with System Verilog for simulation and synthesis using SystemVerilog for ASIC and FPGA designTema(s): Verilog (lenguaje de descripción de hardware de computadora) | Computadores electrónicos digitales -- Diseños y construcción | Simulación por computadoresClasificación LoC:TK7885.7 | S88 2017
| Tipo de ítem | Biblioteca actual | Colección | Signatura | Copia número | Estado | Fecha de vencimiento | Código de barras |
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Libro
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Biblioteca Central Mexicali | Acervo General | TK7885.7 S88 2017 (Browse shelf(Abre debajo)) | 1 | Disponible | MXL125698 |
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Incluye referencias bibliográficas e índice.
